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Flipflop

Genormtes Schaltzeichen eines RS-Flipflops
Schaltkreis 74ACT74: Dieser Vertreter der 74xx-Reihe enthält zwei Flipflops in einem DIL-Gehäuse

Ein Flipflop (auch Flip-Flop), oft auch bistabile Kippstufe oder bistabiles Kippglied genannt, ist eine elektronische Schaltung, die zwei stabile Zustände des Ausgangssignals besitzt. Dabei hängt der aktuelle Zustand nicht nur von den gegenwärtig vorhandenen Eingangssignalen ab, sondern außerdem vom Zustand, der vor dem betrachteten Zeitpunkt bestanden hat. Eine Abhängigkeit von der Zeit besteht nicht, sondern nur von Ereignissen.

Durch die Bistabilität kann die Kippstufe eine Datenmenge von einem Bit über eine unbegrenzte Zeit speichern. Dazu muss, anders als bei nichtflüchtigen Datenspeichern, jedoch die Spannungsversorgung dauernd gewährleistet sein. Das Flipflop ist als Grundbaustein der sequentiellen Schaltungen ein unverzichtbares Bauelement der Digitaltechnik und damit fundamentaler Bestandteil vieler elektronischer Schaltungen von der Quarzuhr bis zum Mikroprozessor. Insbesondere ist es als elementarer Ein-Bit-Speicher das Grundelement der statischen Speicherbausteine für Computer.

Flipflop aus der Patentschrift (1918)

Geschichte

Bistabile Transistor-Kippstufe: Ausgangssignale sind die Spannungen an den Kollektoren gegen 0 V.

Die Flipflopschaltung wurde von den Engländern William Henry Eccles und Frank W. Jordan an rückgekoppelten Radioröhrenverstärkern auf der Suche nach Zählschaltungen entdeckt; am 21. Juni 1918 wurde das Patent GB 148,582 angemeldet. Ursprünglich erhielt sie die Bezeichnung Eccles-Jordan-Schaltung.

Charakteristik

Flipflops unterscheiden sich unter anderem

Ungetaktetes RS-Flipflop aus NAND-Gattern
Ungetaktetes RS-Flipflop aus NOR-Gattern

Gemeinsam ist jedoch allen, dass sie zwei stabile Zustände haben, welche an einem Ausgang festgestellt werden können. Diese Zustände werden „gesetzt“ (set) und „zurückgesetzt“ (reset) genannt. Zwischen diesen Zuständen kann durch Signale an den Eingängen umgeschaltet werden. Üblicherweise ist neben dem Ausgang Q ein weiterer Ausgang Q vorhanden, an dem der negierte Wert von Q anliegt. Der Einschaltzustand ist bei einem einfachen Flipflop aus zwei symmetrisch angeordneten bipolaren Transistoren (wie im Bild rechts) nicht definiert. Dieser kann mittels eines Kondensators an einem der beiden Eingänge festgelegt werden.

Für ein Flipflop in Standard-TTL-Technik mit 5 V Betriebsspannung bedeutet eine Spannung gegen „Masse“ von 2,5 bis 5 V (H-Pegel, HIGH) am Ausgang Q den Zustand „gesetzt“. Am negierten Ausgang Q liegt dann eine Spannung von 0 bis 0,4 V (L-Pegel, LOW) an. Bei der Verwendung von positiver Logik wird dieser Zustand als Q = 1 und Q = 0 interpretiert. Im Zustand „zurückgesetzt“ liegen die Spannungen und Logikwerte vertauscht an den Ausgängen an (Q = 0 und Q = 1). Genauso gut kann der L-Pegel als „gesetzt“ angesehen werden, der sich aus einem Anfangszustand mit H-Pegel abhebt – das wird negative Logik genannt. Was benutzt wird, ist eine Frage der Festlegung; je nachdem kann die eine oder andere Festlegung zweckmäßig sein. Die negative Logik wird allerdings innerhalb dieses Artikels nicht herausgestellt.

Das einfachste Flipflop ist das ungetaktete RS-Flipflop; es hat zwei Eingänge, die S und R genannt werden. Über den Eingang S kann der Ausgang des Flipflops in den Zustand „gesetzt“ kippen (oder in diesem Zustand bleiben, falls er schon „gesetzt“ ist). Über den Eingang R kann das Flipflop in den Zustand „zurückgesetzt“ schalten. Die Eigenschaften des RS-Flipflops und anderer Flipflop-Arten werden weiter unten detaillierter erläutert.

Durch das Zusammenschalten mehrerer Flipflops entstehen leistungsfähige Systeme wie Register, Zähler (asynchron oder synchron), Datenspeicher (Halbleiterspeicher) und Mikroprozessoren. Flipflops sind Grundbausteine für die gesamte Digitaltechnik und Mikroelektronik einschließlich des Computers.

Klassifizierung anhand von Taktabhängigkeit

Klassifizierung von Flipflops anhand ihrer Reaktion auf Taktsignale

Nicht taktgesteuerte Flipflops

Der Zustand des oben eingeführten ungetakteten RS-Flipflops wird direkt durch die Pegel der Eingangssignale S und R bestimmt. Solche Flipflops heißen asynchrone pegelgesteuerte (engl. level triggered) Flipflops. Es gibt aber auch die Möglichkeit, dass ein Flipflop seinen Zustand nur während eines Pegelwechsels der Eingangssignale ändert und der Pegel des Eingangssignals selbst keinen weiteren Einfluss hat. Solche Flipflops heißen asynchrone flankengesteuerte (edge triggered) Flipflops. Zur praktischen Realisierung wurden früher Differenzierglieder verwendet. Heutzutage werden die Signalflanken meist mit Hilfe von Laufzeitunterschieden intern in kurze Nadelimpulse verwandelt, oder sie werden direkt durch flüchtige interne Zustände ausgewertet.

Taktgesteuerte Flipflops

Da die Eingangssignale nur in bestimmten Zeitabschnitten stabil anliegen, ist es oft gewünscht, dass ein Flipflop nur zu bestimmten Zeiten auf die Eingangssignale reagiert. Dieses Verhalten kann durch Verwendung eines Taktsignals realisiert werden, das die Steuereingänge des Flipflops zu bestimmten Ereignissen freischaltet. Das Berücksichtigen eines Taktsignals ermöglicht Synchronität mit anderen Schaltungsteilen und die Bildung von synchronen Schaltkreisen. Hier gilt es zu unterscheiden, auf welche Weise ein Flipflop Taktsignale berücksichtigt. Das folgende Bild zeigt, wie verschiedene Flipflop-Typen voneinander abhängen.

Taktzustands- und taktflankengesteuerte Flipflops

Signal-Zeit-Verläufe eines mit H-Pegel gesteuerten und eines mit steigender Flanke gesteuerten RS-Flipflops

Taktgesteuerte Flipflops werden in synchronen Schaltwerken als Speicherelemente verwendet. Sie übernehmen ihre Daten- und Steuersignale durch ein (innerhalb des jeweiligen Schaltwerkes) einheitliches Taktsignal synchron und lassen sich in taktzustandsgesteuerte und taktflankengesteuerte Flipflops einteilen.

Flipflop-Typen

RS-Flipflop

Ein RS-Flipflop (Rücksetz-Setz-Flipflop), auch SR-Flipflop genannt, ist die einfachste Art eines Flipflops. Grundelement dieser Schaltung ist eine bistabile Kippstufe ohne Taktsteuerung, wie es in der nachfolgenden Tabelle in der ersten Zeile gezeigt wird. Es verfügt über zwei Eingänge, die üblicherweise mit R und S bezeichnet werden. Mit geeigneter Zusatzbeschaltung können daraus sowohl taktpegelgesteuerte RS-Flipflops als auch taktflankengesteuerte RS-Flipflops generiert werden. Dann ist ein dritter, typischerweise mit C (Clock) bezeichneter Eingang vorhanden, an den ein Taktsignal angelegt werden kann. Diese RS-Flipflops dienen als Grundschaltungen zum Aufbau umfassenderer Flipflops.

Das Grundelement aus zwei Logikgattern (wie oben gezeigt) möge einen Ruhezustand mit R = S = 0 haben. Mit einem Signal S = 1 am „Setz“-Eingang und gleichzeitig R = 0 wird der Ausgang Q des Flipflops auf „logisch 1“ gesetzt. Mit der Zurücknahme dieser Anforderung durch S = 0 und gleichzeitig R = 0 verharrt das Flipflop infolge der Rückkopplung des Ausgangs auf das Eingangsgatter in dem zuvor eingestellten Zustand; er wird also gespeichert. Erst wenn der „Rücksetz“-Eingang aktiviert wird mit R = 1 bei S = 0, wird das Flipflop zurückgesetzt: Am Ausgang entsteht Q = 0. Wiederum ändert sich mit der Zurücknahme der Anforderung der Zustand nicht. Das Ausgangssignal im Falle R = S = 0 ist ungewiss, wenn nicht der vorherige Verlauf bekannt ist.

Die charakteristische Gleichung lautet (ausgehend von der Schaltung mit NOR-Gattern und dann umgerechnet nach den Äquivalenzregeln)

{\displaystyle \mathrm {Q={\overline {R\lor {\overline {Q}}}}={\overline {R\lor {\overline {S\lor Q}}}}={\overline {R}}\land (S\lor Q)} }

Diese Gleichung ist mit den Mitteln der formalen Logik nicht nach Q auflösbar, womit das Speicherverhalten charakterisiert wird: Das Ausgangssignal ist abhängig von seiner Vorgeschichte.

Kritisch ist der Fall des Widerspruchs, wenn „Setzen“ und „Rücksetzen“ gleichzeitig angefordert werden mit R = S = 1 bzw. R = S = 0. Dieser in sich widersprüchliche (deshalb oft als „verboten“ bezeichnete) Zustand führt dazu, dass an den beiden Ausgängen Q und Q eine 0 entsteht beim RS-Flipflop aus NOR-Gattern, dagegen an Q und Q eine 1 beim RS-Flipflop aus NAND-Gattern. Bei industriellen Steuerungssystemen sind Vorkehrungen zu treffen für den Fall, dass bei Betriebsstörungen der Widerspruch auftritt. Dazu muss bedacht werden, welcher der beiden Anforderungen „Setzen“ und „Rücksetzen“ das System in einen sicheren Zustand führt, wer also den Vorrang haben soll. Der Ausgang Q stellt sich bei der Schaltung mit NAND-Gattern auf Q = 1 ein; dieser Ausgang hat also Setzvorrang. Bei der Schaltung mit NOR-Gattern stellt sich Q = 0 ein; dieser Ausgang hat Rücksetzvorrang.

Oft wird behauptet, der Zustand R = S = 1 sei instabil oder unbestimmt; tatsächlich ist dieser Zustand völlig stabil. Unbestimmt ist lediglich der Nachfolgezustand beim (fast) gleichzeitigen Umschalten in den Speicherzustand mit R = 0 und S = 0. Dann kann es zu einem metastabilen Zustand kommen, dessen maximale Zeitdauer nicht garantiert werden kann. Bei der Software-Realisierung von RS-Flipflops in speicherprogrammierbaren Steuerungen ist die Reihenfolge in der Befehlseingabe zu beachten. In der Programmabarbeitung wird der zuletzt ausgeführte Befehl der dominante. Innerhalb von Multitaskingsystemen muss daher die Abarbeitung des Setzens und Rücksetzens gekapselt sein und darf nicht unterbrochen werden. Dominierende RS-Flipflops als einzelne Hardwarebausteine waren nicht erhältlich. Die Dominanz kam nur indirekt dann zum Einsatz, wenn ein komplexer Baustein mit Reset- und Set-Eingängen ausgestattet war.

Die Arbeitsweise einer RS-Kippstufe lässt sich mit der einer mechanischen Wippe vergleichen, deren Schwerpunkt höher liegt als der Drehpunkt. Durch diesen Aufbau entsteht eine Mitkopplung wie in der Gatter-Schaltung; die Wippe nimmt dann eine von zwei möglichen stabilen Endlagen ein, ohne dass vorher klar ist, welche das sein wird. Sie kann aber durch Anstoßen unbefristet in die eine oder andere gewünschte Endlage gebracht werden. Eine Mittellage ist in einem binären System nicht möglich. (Ein Verharren im labilen Gleichgewicht – wie sich das bei der mitgekoppelten Wippe infolge Reibung mit Mühe einstellen lässt – entfällt beim Flipflop.)

In der folgenden Zusammenstellung ist die obere Abteilung mit negierten Zeichen S und R am Eingang ausgeführt. Das heißt, dass der Ruhezustand der Eingangssignale durch den 1-Pegel gebildet wird, und der aktive, schaltende Zustand durch 0-Pegel der Eingänge. Das ist durch den Aufbau des Flipflops aus NAND-Gattern bedingt und durchaus in der Praxis üblich. Das gilt insbesondere bei TTL-Bausteinen, bei denen sich ein offener Eingang verhält wie an 1-Pegel gelegt. Bei der unteren Abteilung werden die Eingänge durch die Freigabestufe negiert, so dass hier wieder mit den nicht negierten Zeichen gearbeitet wird. Die Signal-Zeit-Diagramme sind zu positiver Logik gezeichnet: Ein 1-Pegel wird durch den oberen Zustand (HIGH) dargestellt, ein 0-Pegel durch den unteren (LOW).

Name und Schaltzeichen Signal-Zeit-Diagramm Schaltplan Funktionstabelle
Asynchrones RS-Flipflop
Inverted SR Flip-flop.svg 		Standardverhalten bei Ausstattung mit negierten Eingängen
SR flipflop impulse diagram neg.png 		Logik-Schaltung eines RS-Flipflops aus zwei NAND-Gattern
Flipflop SR2.svg
S R Q
1 1 0 oder 1 (je nach früherem Verlauf)
0 1 1 (gesetzt)
1 0 0 (zurückgesetzt)
0 0 Q=Q=1 (Fehler: widersprüchliche Eingabe; hier hat Q Setzvorrang)
Die Eingänge S und R führen ihr (aktives) Setzen bzw. Rücksetzen mit 0 aus.
RS-Flipflop mit Taktpegelsteuerung
Gated SR flip-flop Symbol.svg 		Verhalten mit Freigabe von R und S durch 1-Pegel an E bzw. C mit clock
SR latch impulse diagram.png 		Logik-Schaltung eines getakteten RS-Flipflops aus vier NAND-Gattern
ISO-RS-FF-NAND-with-clock.svg
C S R Q
0 X X unverändert
1 0 0 unverändert
1 0 1 0 (zurückgesetzt)
1 1 0 1 (gesetzt)
1 1 1 Q=Q=1 (Widerspruch)
X: beliebig (0 oder 1)

D-Flipflop

Taktflankengesteuertes D-Flipflop

Das D-Flipflop (abgekürzt für Data- oder Delay-Flipflop) dient zum Verzögern des Signals am Dateneingang bis zur Freigabe synchron zu einer Taktflanke. Es besitzt einen Dateneingang D und einen dynamischen Eingang C (Clock), der im Schaltzeichen mit \vartriangleright gekennzeichnet wird, wenn er auf steigende Flanken reagiert. (Wenn eine fallende Flanke die aktive ist, wird noch ein Negierungszeichen \circ außerhalb der Symbolkontur davorgesetzt.) Dieses D-Flipflop realisiert die elementare charakteristische Funktion der taktgesteuerten direkten Übernahme des Dateneingangs zum Ausgang

{\displaystyle \mathrm {Q'=D} }

Darin gilt D für den Zustand bis zur Triggerung und Q' nach der Triggerung. Bis zur nächsten aktiven Taktflanke wird der aktuelle Zustand gehalten („verzögert“). Die gegenläufige Flanke hat keinen Einfluss.

Dieses Verhalten führt auf zwei wichtige Anwendungen:

Weil sich alle Änderungen an D, die nach der aktiven Flanke eintreffen, erst zur nächsten aktiven Flanke auswirken, ist es nichttransparent und als elementares Flipflop direkt rückkopplungsfähig. Beispielsweise ist eine Verbindung von Ausgang Q zum Eingang D derselben Kippstufe zulässig, durch die sich das Ausgangssignal in sein Gegenteil ändert, aber immer erst zur nächsten aktiven Taktflanke. Damit eignet sich das D-Flipflop als Grundbaustein von Zählschaltungen. Durch Zusammenschluss mehrerer solcher Kippglieder und äußere Beschaltung lassen sich – wie mit weiteren taktflankengesteuerten Flipflops – umfangreiche Schaltungen wie Synchronzähler, Frequenzteiler oder Schieberegister realisieren.

Mit einem Clock-Enable-Eingang CE (im deutschsprachigen Raum „Vorbereitungseingang“ V) kann der Takteingang in seiner Funktion freigeschaltet werden (engl. enable = freigeben); ohne Freigabe bleibt der Zustand bis zu einer späteren Taktflanke unverändert. In dieser Ausstattung wird das Flipflop als DV-Flipflop bezeichnet.

Name und Schaltzeichen Signal-Zeit-Diagramm Schaltplan Funktionstabelle
Flankengesteuertes
D-Flipflop
D Flip-flop (Simple) Symbol.svg 		Übernahme der Eingangsinformation bei steigender Flanke an C
DMT D-FF Timing.png 		Wie flankengesteuertes JK-Flipflop mit J = K = D
C D Q
{\displaystyle \lrcorner \!\ulcorner } 0 0
{\displaystyle \lrcorner \!\ulcorner } 1 1
0, 1, {\displaystyle \urcorner \!\llcorner } X unverändert
{\displaystyle \lrcorner \!\ulcorner }: steigende Flanke
{\displaystyle \urcorner \!\llcorner }: fallende Flanke
X: beliebig (0 oder 1)

Taktpegelgesteuertes D-Flipflop

Alternativ können D-Flipflops neben dem Dateneingang D einen statischen Eingang E enthalten, der auf Pegel reagiert. Diese Kippstufe ist ein typisches Latch. Dafür gilt die angegebene Funktionstabelle. Darin bedeutet X einen beliebigen Logikpegel.

Das D-Latch besteht aus einem RS-Flipflop und davor einer unsymmetrischen Eingangsbeschaltung. Mit dieser wird der „verbotene“ Zustand R = S = 1 vermieden. Solange der (meist mit dem Takt beschaltete) Freigabeeingang auf E = 1 liegt, erscheinen die Daten am Eingang D unmittelbar am Ausgang Q. In diesem Zustand ist das D-Latch transparent. Für den Rest einer Taktperiode bleibt das Datenbit noch verfügbar, während sich das Eingangssignal bereits ändern kann.

Name und Schaltzeichen Signal-Zeit-Diagramm Schaltplan Funktionstabelle
Pegelgesteuertes
D-Flipflop
Transparent Latch Symbol.svg 		Übernahme der Eingangsinformation solange 1-Pegel an E
DMT Pegel-D-FF Timing.png 		D-Latch in NAND-Realisierung
D-Type Transparent Latch.svg
E D Q
1 0 0
1 1 1
0 X unverändert

JK-Flipflop

JK-Flipflops wurden wahrscheinlich nach Jack Kilby benannt; gelegentlich werden sie Jump-/Kill-Flipflops genannt. Sie basieren auf dem asynchronen RS-Flipflop, sind aber flankengesteuert oder als Master-Slave-Flipflop ausgeführt. Mit dem Taktsignal und der Eingangsbelegung J = 1 und K = 0 wird am Ausgang eine 1 erzeugt und gespeichert, alternativ bei K = 1 und J = 0 eine 0. Der Zustand J = K = 1 ist erlaubt; in diesem Fall wechselt der Ausgangspegel mit jeder wirksamen Flanke des Taktsignals. Dieses Verhalten lässt die Bezeichnung als Toggle-Flipflop zu. Für J = K = 0 bleibt der letzte Ausgangszustand erhalten. Die charakteristische Gleichung lautet (mit J, K, Q bis zur Flanke und Q' nach der Flanke)

{\displaystyle \mathrm {Q'=(J\land {\overline {Q}})\lor ({\overline {K}}\land Q)} }

Bei der Realisierung des JK-Flipflops als taktzustandsgesteuertem Master-Slave-Flipflop muss als wesentliche Einschränkung beachtet werden, dass sich in der Transparenzphase des Masters die Zustände der beiden Eingänge J und K nicht mehr ändern dürfen. Damit liegt kein rein zustandsgesteuertes Flipflop vor. Dieser Nachteil ist ein Grund, warum sie als Master-Slave-Flipflops in komplizierteren Digitalschaltungen nur noch selten verwendet werden und durch flankengetriggerte Flipflops ersetzt werden, die diesen Nachteil nicht aufweisen.

Bei der Realisierung des JK-Flipflops als taktflankengesteuertem Flipflop kann der Eingang C für steigende Flanken (Wechsel von 0 auf 1) oder für fallende Flanken (Wechsel von 1 auf 0) ausgelegt sein.

Name und Schaltzeichen Signal-Zeit-Diagramm Schaltplan[7] Funktionstabelle
Flankengesteuertes
JK-Flipflop
JK Flip-flop (Simple) Symbol.svg
 Übernahme der Eingangsinformation durch steigende Flanke an C (clock)

JK timing diagram.svg
 Nur solange eine an C aufgetretene Flanke {\displaystyle \lrcorner \!\ulcorner } durch die 3 Nicht-Gatter läuft, kann S = 0 oder R = 0 werden
DMT JK-FF.png
bis zur nach der
… n-ten Taktflanke
J K Qn
0 0 Qn−1 (unverändert)
0 1 0 (zurückgesetzt)
1 0 1 (gesetzt)
1 1 Qn−1 (gewechselt)

T-Flipflop

Synchrones T-Flipflop

Das synchrone T-Flipflop besitzt neben dem dynamischen C-Takteingang einen T-Eingang. T steht dabei für toggle – hin- und herschalten. Es zeigt ein Wechselverhalten synchron zur aktiven Flanke immer dann und nur dann, wenn T = 1 ist. Er kann aus einem flankengesteuerten JK-Flipflop gebildet werden, indem J- und K-Eingang verbunden werden und gemeinsam als T-Eingang fungieren. Das synchrone T-Flipflop wird beispielsweise in Synchronzählern verwendet. Sein Verhalten wird durch die angegebene Tabelle beschrieben. Darin bedeutet Qn den Zustand des Flipflops am Ausgang Q nach der n-ten aktiven Taktflanke.

Name und Schaltzeichen Signal-Zeit-Diagramm Schaltplan Funktionstabelle
Synchrones T-Flipflop
T-Type Flip-flop.svg 		DMT T-FF-Teiler Timing.png Wie flankengesteuertes JK-Flipflop mit J = K = T
bis zur nach der
… n-ten Taktflanke
T Qn
0 Qn−1 (unverändert)
1 Qn−1 (gewechselt)

Asynchrones T-Flipflop

Wird der T-Eingang fest auf „1“ gelegt, so bekommt der bisherige Takteingang C die Funktion eines Signaleingangs. Da keine Anbindung an einen Takt gegeben ist, wird diese Ausführung als asynchrones T-Flipflop bezeichnet. Obwohl das Eingangssignal nicht periodisch auftreten muss, wird es teilweise ebenfalls Taktsignal genannt.

Diskretes asynchrones T-FF, ausgeführt als Master-Slave-FF

Die erste Realisierung eines Toggle-Flipflops in elektromechanischer Bausteinform wurde als Stromstoßschalter für die Tasterschaltung (Treppenhausschaltung ohne Zeitschalt-Funktion) eingeführt und ist nach wie vor im Einsatz.

Das asynchrone T-Flipflop kann durch ein taktflankengesteuertes D-Flipflop gebildet werden, wenn dessen Ausgang Q auf den Eingang D zurückgeführt wird. Eine Ausführung als Master-Slave-FF zeigt nebenstehendes Bild, in dem während C = 1 der Master (linkes RS-FF) mit dem zurückgeführten Ausgangssignal belegt wird; so lange ist der Eingang des Slaves (rechtes RS-FF) gesperrt. Mit C = 0 wird der Eingang des Masters gesperrt, und der Slave wird mit dem Zustand des Masters belegt. Das Signal an Q ändert sich bei jeder fallenden Flanke an C.

Bei periodischem Eingangssignal erfährt das Ausgangssignal durch das Hin- und Herschalten eine Halbierung der Frequenz (Frequenzteilung durch 2); dementsprechend dienen diese Flipflops vor allem als Grundelement in asynchronen binären Zählern und in dezimalen Frequenzteilern und Frequenzzählern. Ferner werden sie verwendet, wenn ein Rechtecksignal mit einem Tastgrad von genau 50 % gewonnen werden soll, wenn nur ein unsymmetrisches Signal, aber von doppelter Frequenz, zur Verfügung steht.

Zusätzliche asynchrone Steuereingänge bei Flipflops

D-Flipflop mit asynchronen Setz- und Rücksetz-Eingängen

Je nach Bauart besitzen die getakteten Flipflops (taktzustands- und auch taktflankengesteuerte Flipflops) zusätzliche Eingänge für asynchrone Steuersignale. Diese beeinflussen das Flipflop unabhängig vom Taktsignal. Je nach Bauart besitzen diese Bauelemente einen zusätzlichen Reset-Eingang R, einen Set-Eingang S oder beide. Das Reset wird manchmal als „Clear“ (Löschen) bezeichnet, das Setzen als „Preset“ (Vorbelegen). Häufig werden die beiden zusätzlichen Eingänge auf LOW-aktive Ansteuerung ausgelegt und dann mit S und R bezeichnet.

Durch den asynchronen Reset-Eingang kann das Flipflop in den Anfangszustand Q = 0 (Reset-Zustand) gebracht werden. Diese Funktion wird beispielsweise beim Einschalten der Versorgungsspannung verwendet oder wenn die Schaltung während des Betriebs erneut in den Anfangszustand gebracht werden muss. Der Set-Eingang entspricht im Verhalten dem Reset-Eingang, bringt aber das Flipflop in den Setz-Zustand Q = 1. Eine gleichzeitige Betätigung des asynchronen Setz- und Rücksetzeingangs wird als „verbotener“ Zustand bezeichnet.

Timing der Flipflops

Zeitbedingungen beim von steigender Flanke gesteuerten D-Flipflop

Bei zeit-kritischen Anwendungen der Flipflop-Bauelemente in Elektronik-Schaltungen müssen verschiedene Vorgaben beachtet werden. Als Beispiel wird hier ein taktflankengetriggertes D-Flipflop mit Einflankentriggerung betrachtet. Als Referenz für jeden einzelnen Schaltvorgang wird die aktive Schaltflanke des Takts (Clk) verwendet.

Das Eingangssignal (Data) des Flipflops darf sich vor der aktiven Schaltflanke des Taktsignals für eine definierte Mindestdauer nicht ändern. Diese Zeit wird als Setup-Zeit {\displaystyle t_{\mathrm {su} }} (engl. setup-time) bezeichnet. Entsprechend darf sich der Logikzustand am D-Eingang nach der aktiven Schaltflanke des Taktsignals für eine definierte Mindestdauer ebenfalls nicht ändern. Diese Zeit wird als Haltezeit {\displaystyle t_{\mathrm {h} }} (engl. hold-time) bezeichnet. Bis sich nach der Flanke das Ausgangssignal eingestellt hat, ist die Signallaufzeit durch das Bauelement (engl. propagation delay time) {\displaystyle t_{\mathrm {pd} }} zu beachten.

Die garantierte Frequenz des Taktsignals {\displaystyle f_{\mathrm {clk,max} }} darf nicht überschritten werden. Ferner darf die Mindest-Pulsbreite (engl. pulse-width) des Taktsignals {\displaystyle t_{\mathrm {pw,clk} }} nicht unterschritten werden. Diese wird ab der aktiven Taktflanke bis zur umgekehrten Taktflanke des Impulses gezählt. Bei Flipflops mit zusätzlichen asynchronen Steuereingängen dürfen sich die Steuersignale ebenfalls für eine definierte Mindestzeit vor der aktiven Taktflanke des Taktsignals und für eine definierte Mindestdauer hinterher nicht ändern. Wenn die Timing-Vorgaben nicht eingehalten werden, kann davon ausgegangen werden, dass es zu Fehlfunktionen bei den Flipflops kommt.

Alle anderen Flipflops mit Takteingang haben grundsätzlich dasselbe Verhalten wie das D-Flipflop. Beim JK-Flipflop müssen zusätzlich Setup- und Haltezeit für J- und K-Eingang eingehalten werden. Ebenso gelten für das RS-Flipflop Zeitvorgaben.

Verwendung von Flipflops

Bei den eingangs und zu den einzelnen Typen aufgeführten Anwendungen sind Flipflops typischerweise Teil eines größeren Elektronikbauelements. In der professionellen Schaltungsentwicklung werden Flipflops kaum noch als Einzelbauelemente eingesetzt. Typischerweise werden Bauelemente eingesetzt, die neben Flipflops aus weiteren Schaltungsfunktionen in einem gemeinsamen Bauelement bestehen. Hierunter fallen unter anderem FPGA-, PLD- und ASIC-Bauelemente. In diesen Bauelementen sind typischerweise D-Flipflops enthalten.

Literatur

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Basierend auf einem Artikel in: Extern Wikipedia.de
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Datum der letzten Änderung: Jena, den: 19.06. 2024